Newsletter 01/2020

20. März 2020

Die ASIC-Entwicklung ist für kleine und mittelständische Unternehmen aufgrund der hohen Investitionskosten bei meist kleineren Stückzahlen mit einem hohen wirtschaftlichen Risiko verbunden. AnastASICA soll es ihnen deshalb ermöglichen, neue ASICs wesentlich günstiger als bisher zu entwickeln.

Gleichrichter
© Fraunhofer IIS/EAS, Katharina Knaut

ASICs – also elektronische Schaltungen, die nach Kundenanforderungen individuell entwickelt werden – kommen in zahlreichen technischen Anwendungsfeldern zum Einsatz. Im Zuge der immer weiter fortschreitenden Digitalisierung wird ihre Verbreitung sogar noch weiter zunehmen. Das erfordert noch spezifischeres Anwendungswissen sowie flexible Lösungsansätze und Reaktionsschnelligkeit auf Seiten der ASIC-Hersteller. Obwohl diese Rahmenbedingungen ideal für kleine und mittlere Unternehmen (KMU) sind, wird die Entwicklung der applikationsspezifischen Schaltungen heute noch vor allem von Halbleiterkonzernen übernommen. Die Gründe hierfür liegen in den vielfältigen Besonderheiten, die eine ASIC-Entwicklung mit sich bringt.

ASICs sind häufig sehr komplex und werden zumeist nur in verhältnismäßig kleinen Stückzahlen benötigt. Darüber hinaus ist die Produktvalidierung in der Halbleiterproduktion mit hohen Kosten verbunden, wodurch sich hohe Investitionskosten und ein hohes wirtschaftliches Risiko für die Unternehmen ergeben.
Deshalb soll AnastASICA es KMU ermöglichen, neue, besonders leistungsfähige ASICs wesentlich günstiger als bisher zu entwickeln. Damit wird die Wettbewerbsfähigkeit kleinerer Unternehmen deutlich gestärkt. Die neue Entwurfsmethode soll zudem helfen, Synergien zwischen KMU zu schaffen, um schneller und zielführender bestehende IPs in neue Systeme zu integrieren.

Als wesentliche Projektergebnisse von AnastASICA streben die Projektpartner an:

  1. Entwicklung einer strukturierten Methode, um die Anforderungen an ASICs sowie an die darin enthaltenen IPs zu ermitteln. Strukturierung des IP-Entwurfs von der Anforderung bis zum fertigen IP durch einen neuartigen IP-Design-Flow.
  2. Durchgängige Optimierung des hierarchischen ASIC-Entwurfs hinsichtlich Performance des Gesamtsystems, der IP-Nachnutzung und der System-Gesamtkosten (Systemoptimierung). Dadurch sollen das Entwurfsrisiko und die Entwurfszeit deutlich reduziert werden.
  3. Demonstration der Fähigkeiten der neuen Methode durch die Implementierung unterschiedlicher IPs für HF-Funkkommunikation und Signalwandlung, die im Automotive-Bereich zur Sensorsignalerfassung und Datenübertragung eingesetzt werden.